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SCEIのPlayStation 3の心臓「Cell」の正体
～1TeraFLOPSの処理性能


너무나 강력한 Cell 프로세서

　2005년의 PlayStation 3의 CPU 「Cell」는, 아마 원칩에 32개의 서브 프로세서를 탑재해, 256기의 연산 유니트를 가져, 최대 1,024개의 32 bit 데이터의 연산을 병렬에 행할 수가 있다고 추정된다. 처리 성능은, 부동 소수점 연산으로 최대 1TeraFLOPS(Floating Operations per Second)로, 와 전의 슈퍼컴퓨터 같은 수준에 이를 것이다. 연산 성능에서는, 동시기의 x86 CPU, 예를 들면 Intel의 「Nehalem(네하렘)」 등을 아득하게 능가한다고 생각된다. 다만, 팁의 트랜지스터 카운트도, 수억으로부터 10억개 레벨과 크게 튈 것이다.

　PlayStation 3의 그래픽 칩도 아마 Cell 테크놀러지 베이스, Cell의 외부 메모리는 Rambus의 「Yellowstone(옐로우 돌)」DRAM, 팁간 인타코네크트도 Rambus의 「Redwood(레드 우드)」테크놀러지를 사용하면(자) 상정된다. 또, PlayStation 2의 코어 칩 세트 「Emotion Engine(Emotion Engine)」 「Graphics Synthesizer(그래픽스 신디사이저)」를 원칩화한 호환 팁, I/O(네트워크를 제외하다) 팁이 탑재된다고 추측된다.

　소니·컴퓨터 엔터테인먼트(SCEI)는, 아직 차세대 PlayStation의 기술 개요에 대해서는 일절 밝히지 않았다. 그러나, SCEI가 Cell에 관련해 일·미에서 출원한 특허의 몇개인가가 공개되기 시작하고 있어 그 내용으로부터 PlayStation 3으로 PlayStation 3을 둘러싸는 Cell 네트워크의 윤곽이 밝혀지고 있다.

　특허 문서를 보는 한, Cell는 극도로 측정할 수 있는 아키텍쳐다. 이전부터 말해지고 있도록(듯이), PlayStation 3뿐만이 아니라, PDA로부터 서버까지 폭넓은 분야를 커버할 수 있다. 그리고, 각각의 용도전용으로 다른 구성의 Cell를 만들 수가 있는 아키텍쳐가 되어 있다.

　그 때문에, 특허 문서로부터, PlayStation 3용의 Cell의 구성을 완전하게 특정하는 것은 어렵다. 그러나, 특허 중(안)에서 적합(preferred embodiment), 즉 바람직하다고 여겨지고 있는 구성을 PlayStation 3용과 가정하면(자), 사리가 맞는 부분이 많다. 그 때문에, 여기에서는 그렇게 가정해, PlayStation 3의 구조를 추정해 보고 싶다.


●마트료시카와 같은 Cell 아키텍쳐

　Cell 프로세서의 아키텍쳐의, 하드웨어면에서의 특징은 「상자 구조」다. 마트료시카와 같이, 프로세서가 계층 구조로 격납되고 있다.

　Cell의 기본이 되는 것은 「Processor Element(PE)」라고 불리는 CPU 코어. 이것이, 단체로 동작할 수 있는 최소단위가 된다. 특허 문서에 있는 Cell 프로세서의 바람직한 예에서는, 원칩에 이 PE가 4 유니트 포함되어 있다. PlayStation 3의 Cell도 그 구조일 가능성이 높다. 통상의 CPU적으로 생각하면, 4개의 CPU 코어를 탑재한 다중 칩 구성이라고 생각하면 된다. 물론 PE가 1개의 구성의 Cell 프로세서도, 휴대 기기용등으로 생각된다. Cell내의 각 PE는 「Broadband Engine (BE) Bus」라고 불리는 버스로 연결된다.

　Cell가 통상의 CPU와 다른 것은, 이 PE안에 한층 더 종속적인 프로세서 유니트 「Attached Processing Unit (APU)」를 복수 탑재하는 점이다. PE에는, 이 외, 각 APU를 컨트롤 하는 「Processing Unit (PU)」라고, 메모리아크세스를 담당하는 「Direct Memory Access Controller (DMAC)」가 포함된다. PU는 「APU remote procedure call (ARPC)」라고 부르는 내부 명령을 사용해 APU군을 제어한다. PC적인 생각으로서는, 각 APU가 개별의 thread를 처리하는, thread 병렬화 CPU로, PU가 thread 스케줄링 유니트라고 볼 수도 있다.

　1개의 PE에 내장되는 APU의 수는 고정되어 있지 않다. 그러나, 특허 문서의 예에서는 1개의 PE에 8개의 APU를 내장하는 것이 바람직하다고 여겨지고 있다. PlayStation 3의 Cell도 이 구조일 가능성이 높다. 다만, 기기에 따라서는 APU가 4개나 6개라고 하는 구성도 생각할 수 있다. PE안의 PU와 DMAC와 APU는, 「Local PE bus」라고 불리는 내부 버스로 접속된다.

　각 APU안에는 복수의 연산 유니트가 포함된다. 특허 문서의 예라고, 4개의 부동 소수점 연산 유니트와 4개의 정수 연산 유니트가 탑재되고 있다. 어느쪽이나 SIMD(Single Instruction, Multiple Data) 처리 유니트인 것이 바람직하다고 여겨지고 있다. 이 외, 각 APU에는 128개의 128 bit 레지스터(부동 소수점과 정수로 공용? )(와)과 128 KB의 로카르메모리가 탑재된다.

　덧붙여서, 연산 유니트군과 레지스터의 사이의 버스는, 레지스터→연산 유니트군이 384 bit, 연산 유니트군→레지스터가 128bit. 즉, 4개의 연산 유니트는, 128 bit 레지스터에 대해서, 3 읽기＋1개 기입을 병렬에 행할 수가 있는 것이다. 이것은, 부동 소수점 유니트군도 정수 유니트군도 같다.

　덧붙여서, 버스폭과 레지스터폭이 128 bit인 것으로부터, APU는 부동 소수점/정수 모두 128 bit폭의 SIMD가 상정되고 있는 것을 알 수 있다. 전형적으로는 32bit×4, 즉, 부동 소수점이라면 단정밀도 데이터 4개의 SIMD 연산을 할 수 있다고 추정된다. 빠른 이야기가 x86계 CPU의 SSE2 유니트나, GPU의 Programable Shader와 같은 타입이다.













512개의 연산을 병렬에 행하는 Cell

　그럼, PlayStation 3의 Cell가, 특허 문서의 적합예와 같은 구성이라고 상정하면(자) 처리 성능은 어떻게 되는 것인가. 우선, 연산의 병렬도를 보자.

　각 Cell가 4개의 PE로 구성되어 각 PE가 8개의 APU를 갖추어 각 APU가 4개의 부동 소수점 유니트와 4개의 정수 유니트를 가져, 각 연산 유니트가 통상 4 데이터를 SIMD 연산할 수 있다고 한다. 그렇다면, 다음과 같이 된다.

Cell내의 PE개수 4개  
Cell내의 APU 개수 32개  
Cell내의 부동 소수점 유니트수 128개  
Cell내의 정수 유니트수 128개  
Cell의 32 bit 부동 소수점 연산 병렬도 512개  
Cell의 32 bit 정수 연산 연산 병렬도 512개  


　4 데이터×4 연산 유니트×8APU×4 PE=512개의 연산이 된다. 그러니까, Cell는 1 클락 맞아, 최대로, 512개의 32 bit 부동 소수점 연산과 512개의 32 bit 정수 연산을 동시에 행하는 능력이 있다는 것이다.

　그럼, Cell의 동작 주파수는 어느 근처를 타겟으로 하고 있는 것인가. 특허 문서에 의하면, Cell의 부동 소수점 유니트는, 32 GFLOPS의 성능이 바람직하다고 여겨지고 있다. 일본의 특허 문서라면 이것이 1개의 부동 소수점 유니트의 성능과 같이도 읽을 수 있지만, 미국의 문서라면 복수형이 되어 있기 (위해)때문에, 이것은 4개의 유니트의 합계로 32 GFLOPS라고 명확하게 안다. 그렇다면, 역산하면(자) Cell의 동작 주파수는 2 GHz가 전망되고 있는 것을 알 수 있다.

　그럼, 512개의 데이터의 병렬처리로 2 GHz 동작으로 성능은 어떻게 되는 것인가. 512×2 GHz로, 부동 소수점 연산은 피크가 1 TeraFLOPS가 된다. 정수 연산도 같다. 덧붙여서, 이전의 SCEI의 발표 자료에서는, 「1개의 Cell가 TeraFLOPS급의 연산 성능」을 달성한다고 여겨지고 있었다. 즉, 특허 문서의 구성에서의 Cell의 성능과 꼭과 일치하는 것이다. 이것으로부터도, PlayStation 3의 Cell가, 특허 문서의 바람직한 구성예와 닮아 있다고 추측된다.

　Cell에 대해서는, 이 그 밖에도 놀라울 정도 많은 일이 특허 문서로부터 추정할 수 있다. 소프트웨어 오브젝트의 구성, on-chip의 네트워크 인터페이스, APU와 기억장치 뱅크를 합치시키는 DRAM 컨트롤 등, Cell에는 그 밖에도 흥미로운 아키텍쳐가 가득된다. 의표를 찌르는 아키텍쳐의 대행진에 가깝다.

　그러나, 특허로부터에서는 아직 모르는 것도 많다. 예를 들면, 특허 문서만으로는, Cell의 메인 메모리가 Embedded DRAM인가 외부부착 DRAM인가 모른다. 그러나, 이것에 대해서는 외부부착으로, Rambus의 Yellowstone DRAM를 사용한다고 믿는에 충분한 이유가 몇개인가 있다. 향후, 이러한 PlayStation 3의 아키텍쳐의 별도인 측면도, 차례차례 리포트하고 싶다.

2003년5월31일




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